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https://gitlab.com/suyu-emu/suyu.git
synced 2024-03-15 23:15:44 +00:00
Dyncom: Remove disassembler code
Had licensing issue around it, in addition to several bugs. Closes #1632, #1280
This commit is contained in:
Yuri Kunde Schlesner
parent
f0a582b218
commit
d97b977540
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@ -1,5 +1,4 @@
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set(SRCS
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set(SRCS
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arm/disassembler/arm_disasm.cpp
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arm/dynarmic/arm_dynarmic.cpp
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arm/dynarmic/arm_dynarmic.cpp
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||||||
arm/dynarmic/arm_dynarmic_cp15.cpp
|
arm/dynarmic/arm_dynarmic_cp15.cpp
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arm/dyncom/arm_dyncom.cpp
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arm/dyncom/arm_dyncom.cpp
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@ -178,7 +177,6 @@ set(SRCS
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set(HEADERS
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set(HEADERS
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arm/arm_interface.h
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arm/arm_interface.h
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arm/disassembler/arm_disasm.h
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arm/dynarmic/arm_dynarmic.h
|
arm/dynarmic/arm_dynarmic.h
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||||||
arm/dynarmic/arm_dynarmic_cp15.h
|
arm/dynarmic/arm_dynarmic_cp15.h
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||||||
arm/dyncom/arm_dyncom.h
|
arm/dyncom/arm_dyncom.h
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File diff suppressed because it is too large
Load diff
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@ -1,238 +0,0 @@
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// Copyright 2006 The Android Open Source Project
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#pragma once
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#include <string>
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#include "common/common_types.h"
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// Note: this list of opcodes must match the list used to initialize
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// the opflags[] array in opcode.cpp.
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enum Opcode {
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OP_INVALID,
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OP_UNDEFINED,
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OP_ADC,
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OP_ADD,
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OP_AND,
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OP_B,
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OP_BL,
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OP_BIC,
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OP_BKPT,
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OP_BLX,
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OP_BX,
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OP_CDP,
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OP_CLREX,
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OP_CLZ,
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OP_CMN,
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OP_CMP,
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OP_EOR,
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OP_LDC,
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OP_LDM,
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OP_LDR,
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OP_LDRB,
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OP_LDRBT,
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OP_LDREX,
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OP_LDREXB,
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OP_LDREXD,
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OP_LDREXH,
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OP_LDRH,
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OP_LDRSB,
|
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||||||
OP_LDRSH,
|
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||||||
OP_LDRT,
|
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OP_MCR,
|
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OP_MLA,
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OP_MOV,
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OP_MRC,
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OP_MRS,
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OP_MSR,
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OP_MUL,
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OP_MVN,
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OP_NOP,
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OP_ORR,
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OP_PKH,
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OP_PLD,
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OP_QADD16,
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OP_QADD8,
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OP_QASX,
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OP_QSAX,
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||||||
OP_QSUB16,
|
|
||||||
OP_QSUB8,
|
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OP_REV,
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||||||
OP_REV16,
|
|
||||||
OP_REVSH,
|
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OP_RSB,
|
|
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OP_RSC,
|
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||||||
OP_SADD16,
|
|
||||||
OP_SADD8,
|
|
||||||
OP_SASX,
|
|
||||||
OP_SBC,
|
|
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OP_SEL,
|
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||||||
OP_SEV,
|
|
||||||
OP_SHADD16,
|
|
||||||
OP_SHADD8,
|
|
||||||
OP_SHASX,
|
|
||||||
OP_SHSAX,
|
|
||||||
OP_SHSUB16,
|
|
||||||
OP_SHSUB8,
|
|
||||||
OP_SMLAD,
|
|
||||||
OP_SMLAL,
|
|
||||||
OP_SMLALD,
|
|
||||||
OP_SMLSD,
|
|
||||||
OP_SMLSLD,
|
|
||||||
OP_SMMLA,
|
|
||||||
OP_SMMLS,
|
|
||||||
OP_SMMUL,
|
|
||||||
OP_SMUAD,
|
|
||||||
OP_SMULL,
|
|
||||||
OP_SMUSD,
|
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||||||
OP_SSAT,
|
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||||||
OP_SSAT16,
|
|
||||||
OP_SSAX,
|
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||||||
OP_SSUB16,
|
|
||||||
OP_SSUB8,
|
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||||||
OP_STC,
|
|
||||||
OP_STM,
|
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||||||
OP_STR,
|
|
||||||
OP_STRB,
|
|
||||||
OP_STRBT,
|
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||||||
OP_STREX,
|
|
||||||
OP_STREXB,
|
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||||||
OP_STREXD,
|
|
||||||
OP_STREXH,
|
|
||||||
OP_STRH,
|
|
||||||
OP_STRT,
|
|
||||||
OP_SUB,
|
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||||||
OP_SWI,
|
|
||||||
OP_SWP,
|
|
||||||
OP_SWPB,
|
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||||||
OP_SXTAB,
|
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||||||
OP_SXTAB16,
|
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OP_SXTAH,
|
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||||||
OP_SXTB,
|
|
||||||
OP_SXTB16,
|
|
||||||
OP_SXTH,
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||||||
OP_TEQ,
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||||||
OP_TST,
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OP_UADD16,
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||||||
OP_UADD8,
|
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||||||
OP_UASX,
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||||||
OP_UHADD16,
|
|
||||||
OP_UHADD8,
|
|
||||||
OP_UHASX,
|
|
||||||
OP_UHSAX,
|
|
||||||
OP_UHSUB16,
|
|
||||||
OP_UHSUB8,
|
|
||||||
OP_UMLAL,
|
|
||||||
OP_UMULL,
|
|
||||||
OP_UQADD16,
|
|
||||||
OP_UQADD8,
|
|
||||||
OP_UQASX,
|
|
||||||
OP_UQSAX,
|
|
||||||
OP_UQSUB16,
|
|
||||||
OP_UQSUB8,
|
|
||||||
OP_USAD8,
|
|
||||||
OP_USADA8,
|
|
||||||
OP_USAT,
|
|
||||||
OP_USAT16,
|
|
||||||
OP_USAX,
|
|
||||||
OP_USUB16,
|
|
||||||
OP_USUB8,
|
|
||||||
OP_UXTAB,
|
|
||||||
OP_UXTAB16,
|
|
||||||
OP_UXTAH,
|
|
||||||
OP_UXTB,
|
|
||||||
OP_UXTB16,
|
|
||||||
OP_UXTH,
|
|
||||||
OP_WFE,
|
|
||||||
OP_WFI,
|
|
||||||
OP_YIELD,
|
|
||||||
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// Define thumb opcodes
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OP_THUMB_UNDEFINED,
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||||||
OP_THUMB_ADC,
|
|
||||||
OP_THUMB_ADD,
|
|
||||||
OP_THUMB_AND,
|
|
||||||
OP_THUMB_ASR,
|
|
||||||
OP_THUMB_B,
|
|
||||||
OP_THUMB_BIC,
|
|
||||||
OP_THUMB_BKPT,
|
|
||||||
OP_THUMB_BL,
|
|
||||||
OP_THUMB_BLX,
|
|
||||||
OP_THUMB_BX,
|
|
||||||
OP_THUMB_CMN,
|
|
||||||
OP_THUMB_CMP,
|
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||||||
OP_THUMB_EOR,
|
|
||||||
OP_THUMB_LDMIA,
|
|
||||||
OP_THUMB_LDR,
|
|
||||||
OP_THUMB_LDRB,
|
|
||||||
OP_THUMB_LDRH,
|
|
||||||
OP_THUMB_LDRSB,
|
|
||||||
OP_THUMB_LDRSH,
|
|
||||||
OP_THUMB_LSL,
|
|
||||||
OP_THUMB_LSR,
|
|
||||||
OP_THUMB_MOV,
|
|
||||||
OP_THUMB_MUL,
|
|
||||||
OP_THUMB_MVN,
|
|
||||||
OP_THUMB_NEG,
|
|
||||||
OP_THUMB_ORR,
|
|
||||||
OP_THUMB_POP,
|
|
||||||
OP_THUMB_PUSH,
|
|
||||||
OP_THUMB_ROR,
|
|
||||||
OP_THUMB_SBC,
|
|
||||||
OP_THUMB_STMIA,
|
|
||||||
OP_THUMB_STR,
|
|
||||||
OP_THUMB_STRB,
|
|
||||||
OP_THUMB_STRH,
|
|
||||||
OP_THUMB_SUB,
|
|
||||||
OP_THUMB_SWI,
|
|
||||||
OP_THUMB_TST,
|
|
||||||
|
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||||||
OP_END // must be last
|
|
||||||
};
|
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||||||
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class ARM_Disasm {
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||||||
public:
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static std::string Disassemble(u32 addr, u32 insn);
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||||||
static Opcode Decode(u32 insn);
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||||||
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||||||
private:
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static Opcode Decode00(u32 insn);
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||||||
static Opcode Decode01(u32 insn);
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||||||
static Opcode Decode10(u32 insn);
|
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||||||
static Opcode Decode11(u32 insn);
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||||||
static Opcode DecodeSyncPrimitive(u32 insn);
|
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||||||
static Opcode DecodeParallelAddSub(u32 insn);
|
|
||||||
static Opcode DecodePackingSaturationReversal(u32 insn);
|
|
||||||
static Opcode DecodeMUL(u32 insn);
|
|
||||||
static Opcode DecodeMSRImmAndHints(u32 insn);
|
|
||||||
static Opcode DecodeMediaMulDiv(u32 insn);
|
|
||||||
static Opcode DecodeMedia(u32 insn);
|
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||||||
static Opcode DecodeLDRH(u32 insn);
|
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||||||
static Opcode DecodeALU(u32 insn);
|
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||||||
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||||||
static std::string DisassembleALU(Opcode opcode, u32 insn);
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||||||
static std::string DisassembleBranch(u32 addr, Opcode opcode, u32 insn);
|
|
||||||
static std::string DisassembleBX(u32 insn);
|
|
||||||
static std::string DisassembleBKPT(u32 insn);
|
|
||||||
static std::string DisassembleCLZ(u32 insn);
|
|
||||||
static std::string DisassembleMediaMulDiv(Opcode opcode, u32 insn);
|
|
||||||
static std::string DisassembleMemblock(Opcode opcode, u32 insn);
|
|
||||||
static std::string DisassembleMem(u32 insn);
|
|
||||||
static std::string DisassembleMemHalf(u32 insn);
|
|
||||||
static std::string DisassembleMCR(Opcode opcode, u32 insn);
|
|
||||||
static std::string DisassembleMLA(Opcode opcode, u32 insn);
|
|
||||||
static std::string DisassembleUMLAL(Opcode opcode, u32 insn);
|
|
||||||
static std::string DisassembleMUL(Opcode opcode, u32 insn);
|
|
||||||
static std::string DisassembleMRS(u32 insn);
|
|
||||||
static std::string DisassembleMSR(u32 insn);
|
|
||||||
static std::string DisassembleNoOperands(Opcode opcode, u32 insn);
|
|
||||||
static std::string DisassembleParallelAddSub(Opcode opcode, u32 insn);
|
|
||||||
static std::string DisassemblePKH(u32 insn);
|
|
||||||
static std::string DisassemblePLD(u32 insn);
|
|
||||||
static std::string DisassembleREV(Opcode opcode, u32 insn);
|
|
||||||
static std::string DisassembleREX(Opcode opcode, u32 insn);
|
|
||||||
static std::string DisassembleSAT(Opcode opcode, u32 insn);
|
|
||||||
static std::string DisassembleSEL(u32 insn);
|
|
||||||
static std::string DisassembleSWI(u32 insn);
|
|
||||||
static std::string DisassembleSWP(Opcode opcode, u32 insn);
|
|
||||||
static std::string DisassembleXT(Opcode opcode, u32 insn);
|
|
||||||
};
|
|
||||||
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@ -10,7 +10,6 @@
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||||||
#include "common/common_types.h"
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#include "common/common_types.h"
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#include "common/logging/log.h"
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#include "common/logging/log.h"
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#include "common/microprofile.h"
|
#include "common/microprofile.h"
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||||||
#include "core/arm/disassembler/arm_disasm.h"
|
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||||||
#include "core/arm/dyncom/arm_dyncom_dec.h"
|
#include "core/arm/dyncom/arm_dyncom_dec.h"
|
||||||
#include "core/arm/dyncom/arm_dyncom_interpreter.h"
|
#include "core/arm/dyncom/arm_dyncom_interpreter.h"
|
||||||
#include "core/arm/dyncom/arm_dyncom_run.h"
|
#include "core/arm/dyncom/arm_dyncom_run.h"
|
||||||
|
|
@ -828,10 +827,8 @@ static unsigned int InterpreterTranslateInstruction(const ARMul_State* cpu, cons
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||||||
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int idx;
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int idx;
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if (DecodeARMInstruction(inst, &idx) == ARMDecodeStatus::FAILURE) {
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if (DecodeARMInstruction(inst, &idx) == ARMDecodeStatus::FAILURE) {
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std::string disasm = ARM_Disasm::Disassemble(phys_addr, inst);
|
LOG_ERROR(Core_ARM11, "Decode failure.\tPC: [0x%08" PRIX32 "]\tInstruction: %08" PRIX32,
|
||||||
LOG_ERROR(Core_ARM11,
|
phys_addr, inst);
|
||||||
"Decode failure.\tPC: [0x%08" PRIX32 "]\tInstruction: %s [%08" PRIX32 "]",
|
|
||||||
phys_addr, disasm.c_str(), inst);
|
|
||||||
LOG_ERROR(Core_ARM11, "cpsr=0x%" PRIX32 ", cpu->TFlag=%d, r15=0x%08" PRIX32, cpu->Cpsr,
|
LOG_ERROR(Core_ARM11, "cpsr=0x%" PRIX32 ", cpu->TFlag=%d, r15=0x%08" PRIX32, cpu->Cpsr,
|
||||||
cpu->TFlag, cpu->Reg[15]);
|
cpu->TFlag, cpu->Reg[15]);
|
||||||
CITRA_IGNORE_EXIT(-1);
|
CITRA_IGNORE_EXIT(-1);
|
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